2.5.1 HAZARDS

今天上的東西 大部分聽得懂


不懂的地方也請教了 其他的同學

下面是一些成果

module top;

wire f,c_bar,d,e,f0,f1;

reg a,b,c;

initial

begin

#10 a=1; b=1;

#10 c=1;

#10 c=0;

endinitial

#100 $finish;

AND_gate xxx(f0,a,c);

NOT xxx1(c_bar,c);

AND_gate xxx2(f1,b,c_bar);

or_data xx(f,f0,f1);

AND_gate xxx3(f3,a,b);

AND_gate xxx(f4,a,c);

AND_gate xxx2(f5,b,c_bar);

or_data2 xx1(f2,f3,f4,f5);

endmodule

............